FPGA時(shí)序分析的一些理解

FPGA基礎(chǔ)知識(shí)（39） 

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最開始看的一些資料，大家其實(shí)講得都差不多，但是我卻看得云里霧里的，應(yīng)該是還沒真正理解這個(gè)東西。

今天心血來潮又把 《七天玩轉(zhuǎn)ALTREA之時(shí)序篇》拿出來看了看，應(yīng)該有些豁然開朗的感覺，在下實(shí)屬愚笨，想透徹理解一個(gè)東西太慢。

首先看一下寄存器到寄存器的路徑，如圖1：

data arrive time：數(shù)據(jù)到達(dá)REG2.D的時(shí)刻。進(jìn)行時(shí)序分析時(shí)，setup 和hold時(shí)間分析時(shí)的data arrive time的計(jì)算公式都是一樣的

關(guān)于data arrive time的理解要基于第一個(gè)寄存器REG1進(jìn)行分析的，和寄存器2(REG2)無關(guān)，REG1是數(shù)據(jù)傳輸發(fā)起的寄存器。

數(shù)據(jù)何時(shí)可以到達(dá)REG2.D即觸發(fā)器2的D輸入端，主要是由REG1和中間的組合邏輯Comb決定的，這個(gè)時(shí)間T=Tclk1+Tco+Tdata，因?yàn)檫@個(gè)寄存器后邏輯已經(jīng)固定，所以

只要是有這個(gè)寄存器發(fā)起的數(shù)據(jù)傳輸，這個(gè)時(shí)間都是固定的。設(shè)數(shù)據(jù)傳輸發(fā)起的clk上升沿時(shí)刻為lanch，則data arrive time=lanch+Tclk1+Tco+Tdata，如下圖。

總之，上面這句話的概括為：data arrive time是在發(fā)起（源）寄存器REG1的基礎(chǔ)上進(jìn)行分析的。CLK的第一個(gè)上升沿啟動(dòng)的這次數(shù)據(jù)傳輸，從上升沿這一時(shí)刻起，到數(shù)據(jù)到達(dá)REG2.D的時(shí)間。即為data arrive time。