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FPGA基礎之同步復位與異步復位

2019-11-08 19:42:32
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供稿:網友

FPGA基礎之同步復位與異步復位

2014-09-09 11:01 994人閱讀 評論(0) 收藏 舉報 分類:

1、異步復位

[cpp] view plain copy 在CODE上查看代碼片//異步復位    always @ (posedge clk or negedge i_rst)  if (!i_rst) begin   a <= 1'b0;  end  else begin  a <= 1'b1;  end  

2、同步復位

[cpp] view%20plain copy //同步復位  always @ (posedge clk )  if (!i_rst) begin   b <= 1'b0;  end  else begin  b <= 1'b1;  end  RTL視圖

總結:

1、同步復位 

  優點:降低亞穩態的出現;抗干擾,易于剔除復位信號中的毛刺;易于靜態時序分析。

 缺點:占用了更多的邏輯資源;復 位信號寬度需要大于時鐘周期,否則認為毛刺;時鐘出現問題后無法復位。

2、異步復位

 缺點:如果rst信號在clk邊沿的時候撤銷,會造成亞穩態;已被干擾

 優點:利用了觸發器的CLR端,充分利用資源;不依賴于時鐘


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