Verilog-A的模擬電路行為模型及仿真

2019-11-03 10:01:17

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供稿：網(wǎng)友

　　朱樟明，張春朋，楊銀堂，付永朝

　　（西安電子科技大學(xué)微電子研究所，西安710071）　

　　摘要：分析了模擬硬件描述語言Verilog－A的特點(diǎn)及模型結(jié)構(gòu)，根據(jù)仿真速度和仿真精度的折衷考慮，設(shè)計(jì)實(shí)現(xiàn)了模擬開關(guān)、帶隙基準(zhǔn)電壓源及運(yùn)放的Verilog－A行為模型。根據(jù)數(shù)模轉(zhuǎn)換器（DAC）的特性，基于Verilog－A設(shè)計(jì)了DAC參數(shù)測(cè)試模型，也建立8位DAC的行為模型。所有行為模型都在Cadence Spectre仿真器中實(shí)現(xiàn)了仿真驗(yàn)證。　　關(guān)鍵詞：Verilog－A；行為；模型；仿真　　隨著集成電路技術(shù)的不斷發(fā)展，片上系統(tǒng)（SOC）設(shè)計(jì)正在成為集成電路設(shè)計(jì)的發(fā)展方向。SOC芯片集成了大量的ip核，如微處理器、數(shù)字信號(hào)處理器（DSP）、模／數(shù)轉(zhuǎn)換器（ADC）、數(shù)／模轉(zhuǎn)換器（DAC）、模擬濾波器、存儲(chǔ)器及射頻（RF）單元等，使得芯片的設(shè)計(jì)規(guī)模遠(yuǎn)遠(yuǎn)超過了以往的設(shè)計(jì)，其片內(nèi)通訊及IP核接口的復(fù)雜程度也大大提高，從而使其設(shè)計(jì)的難度和復(fù)雜度都達(dá)到了前所未有的程度［1］，而SOC系統(tǒng) 驗(yàn)證就成為了設(shè)計(jì)的難點(diǎn)。　　SOC系統(tǒng)驗(yàn)證就是對(duì)基于IP核實(shí)現(xiàn)的SOC系統(tǒng)進(jìn)行功能驗(yàn)證、靜態(tài)時(shí)序分析、功耗分析等，以保證正確的系統(tǒng)功能和良好的產(chǎn)品性能。以前的SOC驗(yàn)證方法是基于混合信號(hào)集成電路仿真方法，其中模擬IP核的仿真則采用Spice仿真方法實(shí)現(xiàn)。雖然這種仿真方法具有較高的仿真精度，但是仿真速度無法滿足產(chǎn)品開發(fā)的時(shí)間要求，也對(duì)仿真收斂性提出了新的要求。本文基于模擬硬件描述語言Verilog－A，研究模擬電路的行為模型及仿真，建立了帶隙基準(zhǔn)電壓源、運(yùn)放等模擬IP核的精確行為模型。如果對(duì)所有的模擬IP核建立精確行為模型，不僅可以很好的解決SOC的系統(tǒng)驗(yàn)證，也可以解決ADC等混合信號(hào)集成電路的參數(shù)測(cè)試問題。

　　1　模擬硬件描述語言Verilog－A　　　　Verilog－A是描述模擬電路系統(tǒng)和模擬電路單元的結(jié)構(gòu)、行為及特性參數(shù)的模塊化硬件描述語言［2－3］，也可以用于描述傳統(tǒng)的信號(hào)系統(tǒng)，如固體力學(xué)、流體力學(xué)、熱力學(xué)等系統(tǒng)。與Spice子電路的仿真編譯相同，Verilog－A行為級(jí)模型能映射成網(wǎng)表，網(wǎng)表模型包括行為模型的模型名、參數(shù)等，其端口對(duì)應(yīng)于行為模型的端口。表－1為Verilog－A行為模型結(jié)構(gòu)。

　　為了便于實(shí)現(xiàn)模擬電路系統(tǒng)性能與物理實(shí)現(xiàn)之間的優(yōu)化設(shè)計(jì)，Verilog－A提供了多層次的行為及結(jié)構(gòu)模型和多種行為模塊描述方法，包括有限指數(shù)產(chǎn)生器limexp（）、積分產(chǎn)生器idt（）、微分產(chǎn)生器ddt（）與延遲產(chǎn)生器delay（）等許多用以描述模擬電路行為模塊的函數(shù)。通過對(duì)不同函數(shù)的設(shè)定及組合，可以定義出模擬電路模塊，如各種運(yùn)算放大器、帶隙基準(zhǔn)電源源、模擬鎖相環(huán)（APLL）、壓控振蕩器（VCO）、MOS電容、開關(guān)電容濾波器、數(shù)／模轉(zhuǎn)換器（DAC）與模／數(shù)轉(zhuǎn)換器（ADC）等，進(jìn)而設(shè)計(jì)用于SOC設(shè)計(jì)的模擬電路IP核行為模型。再將模擬電路IP核的Veril－og－A行為模型整合到Spectre等混合信號(hào)仿真環(huán)境中，就可以快速實(shí)現(xiàn)SOC設(shè)計(jì)，并保證IP核之間的無縫聯(lián)接。

　　2　基于Verilog－A的模擬電路行為模型

　　2．1模擬開關(guān)行為模型在模擬集成電路設(shè)計(jì)中，模擬開關(guān)是最重要的模擬器件，其在CMOS開關(guān)電容、采樣保持等電路中具有廣泛的應(yīng)用。所以，模擬開關(guān)行為模型是研究CMOS開關(guān)電容濾波器、高速數(shù)／模轉(zhuǎn)換器等混合信號(hào)IP核行為模型的基礎(chǔ)。　　模擬開關(guān)行為模型研究必須考慮三方面的實(shí)際因素：溝道電阻、控制信號(hào)饋通、信號(hào)相關(guān)性的開啟與閉合。與以前的理想開關(guān)模型相比，基于Verilog－A的模擬開關(guān)行為模型的溝道電阻值是連續(xù)變化的，而不是突變的。采用Verilog－A實(shí)現(xiàn)模擬開關(guān)連續(xù)變化特性時(shí)，考慮仿真行為的收斂性，采用“transition”操作可以實(shí)現(xiàn)，但是會(huì)明顯減慢系統(tǒng)仿真的速度。利用低通RC濾波器的特性，可以很好的實(shí)現(xiàn)模擬開關(guān)行為模型，并能保證系統(tǒng)的高速仿真。　　Cadence Spectre仿真器與所有的模擬電路仿真工具相同，直流工作點(diǎn)分析是瞬態(tài)、交流等仿真分析的基礎(chǔ)，所以必須考慮模擬開關(guān)模型的直流收斂性。根據(jù)直流分析的特點(diǎn)，模擬開關(guān)模型必須具有明確的初始值，如輸出電壓等于輸入電壓。在Verilog－A的模型表征中，可以明確輸出電壓和輸入電壓的初始差值為零，即

　　V（out，in）＜＋0．0（1）

　　2．2　帶隙基準(zhǔn)電壓源電路行為模型及仿真　　圖1是CMOS帶隙基準(zhǔn)電壓源電路，圖中的運(yùn)算放大器的作用使電路處于深度負(fù)反饋狀態(tài)，Q1、Q2、Q3是由N阱和P襯底形成的寄生縱向雙極結(jié)形場(chǎng)效應(yīng)晶體管（BJT）。在基準(zhǔn)電路穩(wěn)定輸出時(shí)

　　根據(jù)帶隙基準(zhǔn)電壓源電路的特點(diǎn)，所建立的Verilog－A行為模型如下：

　　在Verilog－A模型中，除了定義1．2 V的輸出電壓外，還包括了10－ppm／K的溫度系數(shù)和1．1 mV／V的電源抑制比。采用Cadence Spectre仿真工具，圖2（a）為行為模型的溫度特性，圖2（b）為行為模型的電源特性。

　　2．3　全差分運(yùn)算放大器行為模型及仿真

　　圖3為高速全差分運(yùn)算放大器電路。要建立圖3電路的行為模型，必須選取合適的運(yùn)放行為參數(shù)，以便保證仿真精度和仿真速度。基于運(yùn)放模型，本文所選擇的行為參數(shù)為：直流開環(huán)增益、相位裕度（PM）、單位增益頻率、輸入失調(diào)電壓（VOS）、負(fù)載電容（CL）和負(fù)載電阻（RL）。這些參數(shù)在運(yùn)放的交流（AC）小信號(hào)分析能得到完整的體現(xiàn)，所以運(yùn)放行為模型的核心是AC模型。全差分運(yùn)放的理想模型如下：

　　基于運(yùn)放的小信號(hào)模型，在Verilog－A的行為模型中，相位裕度、直流開環(huán)增益等參數(shù)直接反應(yīng)于“initial block”中，但是運(yùn)放的噪聲模型則需要考慮更多的實(shí)際因素，如MOS晶體管非線性所引起的轉(zhuǎn)換（Slewing）速率變化及限幅（Cliping）效應(yīng)。根據(jù)差分放大器的轉(zhuǎn)換速率受限于尾（Tail）電流的特性，運(yùn)放Verilog－A行為模型也通過尾電流的一階近似來反映其轉(zhuǎn)換特性。圖4為全差分運(yùn)放Verilog－A模型的仿真波形。

　　3　基于Verilog－A的模擬電路系統(tǒng)仿真　　　　在模擬電路系統(tǒng)仿真、電路仿真和后仿真階段，系統(tǒng)仿真激勵(lì)程序設(shè)計(jì)是最關(guān)鍵的環(huán)節(jié)，而傳統(tǒng)的Spice激勵(lì)程序已經(jīng)不能勝任SOC的設(shè)計(jì)需要，但是Verilog－A就能較好的解決這個(gè)問題。本文針對(duì)高速DAC的無雜波動(dòng)態(tài)范圍（SFDR）等頻域特性參數(shù)的系統(tǒng)仿真，采用Verilog－A設(shè)計(jì)了激勵(lì)程序（TestBench），快速得到了SFDR的仿真結(jié)果。　　DACSFDR的測(cè)試方法是在數(shù)字輸入端輸入數(shù)字正弦信號(hào)，將所得到的模擬輸出信號(hào)進(jìn)行快速傅立葉（FFT）變換，一次諧波和二次諧波的差值就是SFDR值。為了測(cè)試DAC參數(shù)，基于Verilog－A建立DAC模型和相同分辨率的ADC行為模型，其中ADC模型主要用于產(chǎn)生各種模擬信號(hào)，也可以與DAC的模擬輸出信號(hào)進(jìn)行比較。圖5為DAC的參數(shù)測(cè)試系統(tǒng)模型。

　　圖6為8 bit ADC的仿真波形，輸入信號(hào)是周期為1MHz的正弦波。

　　4　結(jié)　論　　　　Verilog－A是一種高層次模擬電路硬件描述語言，與Verilog配合能實(shí)現(xiàn)SOC的高層次設(shè)計(jì)及系統(tǒng)驗(yàn)證。本文基于Verilog－A語言，建立了模擬開關(guān)、帶隙基準(zhǔn)電壓源、運(yùn)算放大器電路的行為模型，并采用Cadence Spectre進(jìn)行了仿真驗(yàn)證。針對(duì)SOC系統(tǒng)驗(yàn)證應(yīng)用，對(duì)高速DAC模型及參數(shù)測(cè)試模型進(jìn)行了研究，并建立了快速的參數(shù)測(cè)試模型及方法。所有Verilog－A行為模型都采用Cadence Spectre進(jìn)行了仿真驗(yàn)證。　

　　參考文獻(xiàn)

　　［1］　張鎮(zhèn)，魏同立．基于IP模塊的片上系統(tǒng)設(shè)計(jì)［J］．電子器件．2002，25［2］：127－142．

　　［2］　OVILanguage Reference Manual［S］．Version 1．9．

　　［3］　MillerIra，Thierry Cassagnes．Verilog－AMS Eases MixedMode Signal Simulation［C］．2001．Boston．Nanotech 2001．

摘自《電子器件》

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