參考：

1）《USER'S MANUAL-S3C6410X》第三章 SYSTEM CONTROLLER

2）u-boot/board/samsumg/smdk6410/lowlevel_init.S

1. PLL與CLK的關(guān)系：

詳細(xì)關(guān)系圖見用戶手冊122頁Figure 3-2 The block diagram of clock generator。

三種PLL：APLL，MPLL，EPLL

四種CLK：ACLK，HCLK，PCLK

1）APLL產(chǎn)生ACLK,，ACLK為CPU提供時(shí)鐘；

2）同步模式下APLL產(chǎn)生HCLK/PCLK，異步模式下MPLL產(chǎn)生HCLK/PCLK，HCLK為AXI/AHB總線上的外設(shè)提供時(shí)鐘，PCLK為APB總線上的外設(shè)提供時(shí)鐘；

3）EPLL主要為音頻相關(guān)的外設(shè)提供時(shí)鐘；

2. 時(shí)鐘初始化的步驟

假設(shè)我們的目標(biāo)時(shí)鐘大小為：

ACLK: 532M

HCLK: 133M

PCLK: 66.5M

1）設(shè)置同步/異步模式

寄存器：OTHERS

地址：0x7E00F900

方法：

同步模式：設(shè)置[7][6]位為11，等待[11:8]位變成1111；

異步模式：設(shè)置[7][6]位為00，等待[11:8]位變成0000；

2）設(shè)置各PLL的鎖定時(shí)間

寄存器：

APLL_LOCK

MPLL_LOCK

EPLL_LOCK

地址：

0x7E00F000

0x7E00F004

0x7E00F008

方法：

將三種PLL的鎖定時(shí)間均設(shè)成最大值0xffff。

3）設(shè)置各CLK的分頻系數(shù)

寄存器：

CLK_DIV0

地址：

0x7E00F020

方法：

各個(gè)CLK的輸出頻率，輸入頻率，分頻系數(shù)的關(guān)系如下圖：

為了得到預(yù)期的頻率(532_133_66)，各個(gè)RATIO取如下值：

#define PCLK_RATIO    3 //PCLK=266M/(3+1)=66.5M#define HCLKX2_RATIO    1 //HCLKX2=532/(1+1)=266M#define HCLK_RATIO    1 //HCLK=266/(1+1)=133M#define MPLL_RATIO    1#define ARM_RATIO    0 //ACLK=532M/(0+1)=532M#define CLK_DIV0_VAL    ((PCLK_RATIO<<12)|(HCLKX2_RATIO<<9)|(HCLK_RATIO<<8)|(MPLL_RATIO<<4)|(ARM_RATIO))

4）設(shè)置各PLL的輸出頻率

寄存器：

APLL_CON

MPLL_CON

EPLL_CON0

EPLL_CON1

地址：

0x7E00F00C

0x7E00F010

0x7E00F014

0x7E00F018

方法：

（1）APLL/MPLL

APLL_CON/MPLL_CON中有三個(gè)參數(shù)：MDIV，PDIV，SDIV共同決定APLL/MPLL的輸出頻率：

FOUT = MDIV * FIN / (PDIV * 2^SDIV)

FIN，F(xiàn)OUT，MDIV，PDIV，SDIV的常見組合如下：

這里我們要產(chǎn)生533M的APLL/MPLL，故MDIV，PDIV，SDIV的取值如下：

#define APLL_MDIV    266#define APLL_PDIV    3#define APLL_SDIV    1#define APLL_CON_VAL    ((1<<31)|(APLL_MDIV<<16)|(APLL_PDIV<<8)|(APLL_SDIV))#define MPLL_MDIV    266#define MPLL_PDIV    3#define MPLL_SDIV    1#define MPLL_CON_VAL    ((1<<31)|(MPLL_MDIV<<16)|(MPLL_PDIV<<8)|(MPLL_SDIV))

（2）EPLL

EPLL_CON0和EPLL_CON1中四個(gè)參數(shù)：MDIV，PDIV，SDIV，KDIV共同決定EPLL的輸出頻率：

FOUT = (MDIV + KDIV / 2^16 ) * FIN / (PDIV * 2 ^SDIV)

FIN，F(xiàn)OUT，MDIV，PDIV，SDIV，KDIV的常見組合如下：

這里我們要產(chǎn)生96M的EPLL，故MDIV，PDIV，SDIV，KDIV的取值如下：

#define EPLL_MDIV    32#define EPLL_PDIV    1#define EPLL_SDIV    2#define EPLL_KDIV    0#define EPLL_CON0_VAL    ((1<<31)|(EPLL_MDIV<<16)|(EPLL_PDIV<<8)|(EPLL_SDIV))#define EPLL_CON1_VAL    (EPLL_KDIV)

5）選擇時(shí)鐘源

寄存器：

CLK_SRC

地址：

0x7E00F01C

方法：

我們選擇PLL的輸出作為時(shí)鐘源，設(shè)置CLK_SRC的低三位為111。

3. 時(shí)鐘初始化的匯編代碼實(shí)現(xiàn)

clock.S

/*ACLK: 532MHCLK: 133MPCLK: 66M*/#include "clock.h".global clock_initclock_init:    ldr r0, =ELFIN_CLOCK_POWER_BASE/*step1: set synchronous mode*/    ldr r1, [r0, #OTHERS_OFFSET]    mov r2, #0x40    orr r1, r1, r2    str r1, [r0, #OTHERS_OFFSET]    nop    nop    nop    nop    nop    mov r2, #0x80    orr r1, r1, r2    str r1, [r0, #OTHERS_OFFSET]check_syncack:    ldr r1, [r0, #OTHERS_OFFSET]    mov r2, #0xf00        and r1, r1, r2        cmp r1, #0xf00    bne check_syncack/*step2: set pll lock time*/    mov r1, #0xff00    orr r1, r1, #0xff    str r1, [r0, #APLL_LOCK_OFFSET]    str r1, [r0, #MPLL_LOCK_OFFSET]    str r1, [r0, #EPLL_LOCK_OFFSET]/*step3: set clk divider ratio*/    ldr r1, [r0, #CLK_DIV0_OFFSET]        bic r1, r1, #0xff00    bic r1, r1, #0x00ff    ldr r2, =CLK_DIV0_VAL    orr r1, r1, r2    str r1, [r0, #CLK_DIV0_OFFSET]/*step4: set pll output frequency*/    ldr r1, =APLL_CON_VAL    str r1, [r0, #APLL_CON_OFFSET]    ldr r1, =MPLL_CON_VAL    str r1, [r0, #MPLL_CON_OFFSET]    ldr r1, =EPLL_CON0_VAL    str r1, [r0, #EPLL_CON0_OFFSET]    ldr r1, =EPLL_CON1_VAL    str r1, [r0, #EPLL_CON1_OFFSET]/*step5: set clk src*/    ldr r1, [r0, #CLK_SRC_OFFSET]    mov r2, #0x7    orr r1, r1, r2    str r1, [r0, #CLK_SRC_OFFSET]/*wait at least 200us to stablize all clock*/    mov r1, #0x100001:    subs r1, r1, #1    bne 1b    mov pc, lr

4. 實(shí)驗(yàn)驗(yàn)證

編寫一個(gè)流水燈的裸機(jī)程序，對比進(jìn)行時(shí)鐘初始化和不進(jìn)行時(shí)鐘初始化兩種情況下流水燈閃爍的快慢。

頻率對比如下：

不進(jìn)行時(shí)鐘初始化時(shí)，CPU的默認(rèn)頻率是400M，

進(jìn)行時(shí)鐘初始化后，CPU的頻率是532M，

故在時(shí)鐘初始化的情況下，流水燈的閃爍速度要快一些。

實(shí)驗(yàn)代碼這里不貼出，點(diǎn)擊可下載。