基于CPLD的數字觸發電路的設計

2019-11-03 10:02:29

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供稿：網友

高　淼1，袁　薇2

1．西安理工大學　陜西　西安　710048

2．西安交通大學　陜西　西安　710049

　　摘　要：利用大規模可編程控制器（Complex PRogrammable Logic Device）CPLD，針對靜止補償器（STATCOM）對觸發脈沖信號的要求，設計一種基于CPLD的正弦脈寬調制（SPW M）數字觸發電路。正弦調制波的產生采用查表法，但僅將1／4周期的正弦波數據存入CPLD的內部硬件所構造的ROM中減少了系統的硬件開銷，并具有脈沖封鎖等功能，仿真結果證明了本設計的正確性?！　?br>
　　關鍵詞：靜止補償器；SPWM；CPLD；數字觸發電路

　　1　引　言　　

　　靜止補償器STATCOM（Static SynchronousCompensator）的核心技術之一是脈沖發生器［1］PWM（Pulse Width Modulation）。在STATCOM的實際運行中，其觸發脈沖的精度、響應速度和穩定性顯得尤為重要。正弦脈寬調制（SPWM）技術在以電壓源逆變電路為核心的電力電子裝置中有著廣泛的應用，如何產生SPWM脈沖序列及其實現手段是PWM技術的關鍵。利用模擬比較法，對三角載波與正弦調制波進行比較，即可產生SPWM脈沖；利用數字算法和定時邏輯，也可產生SPWM脈沖［2］。目前已有多種微處理器芯片（如80C196MC，TMS320F240等）本身集成有數字化PWM發生電路［3］。模擬方法簡單直觀，但與數字控制器接口不便，難以滿足復雜要求；數字方法結構靈活，尤其是在微處理器內置PWM發生器，使用更加方便。通常狀況下，微處理器通過定時中斷服務程序來產生SPWM脈沖。在每個載波周期必須進行中斷處理，對處理速度要求較高，從而也限制了載波頻率進一步的提高，同時微處理器的處理任務也更加繁重。文獻［4］指出微處理器中不確定的中斷響應會導致PWM脈沖的相位抖動。　　

　　復雜可編程門陣列（Complex ProgrammableLogic Device，CPLD）以其可靠性高、功耗低、保密性強等特點，在電子產品設計中得到廣泛的應用。文獻［1～5］也論述了CPLD或FPGA在PWM脈沖發生器中的應用，均取得了良好的效果。但是PWM脈沖產生的時刻的計算仍由微處理器來完成，實際上微處理器的任務仍然繁重。針對靜止補償器對SPWM脈沖發生器的特定要求，采用Altera公司的FLEX10K30芯片開發了一種專用SPWM波形發生器，微處理器只需在必要時改變逆變器PWM調制深度λ即可，其余工作全由CPLD完成，從而大大減輕了CPU的負擔。

　　2　SPWM發生原理　　

　　針對靜止補償器的電路結構，要求SPWM發生器可以發出三相六路PWM脈沖信號，脈沖寬度應根據微處理器輸出的調制深度λ來調節。SPWM脈沖產生方法采用三角載波標準正弦信號幅值并且電路在同步信號作用下從正弦函數表讀取與調制深度λ相乘后，調制波產生與正弦調制波比較的傳統方法，但是三角載波、正弦調制波和比較邏輯與死區的處理等，均采用基于CPLD的數字化方法來實現。圖1所示為該SPWM發生器的內部邏輯結構，總線接口邏輯單元首先接收來自微處理器的三角載波發生電路在同步信號作用下，通過可逆計數器，發出三角載波幅值；正弦調制波幅值與三角載波幅值進行比較，就可以產生出SPWM脈沖信號。如果有來自智能功率模塊ipM的過流信號、欠壓信號、IPM的過熱信號可通過系統的保護邏輯電路時輸出的6路PWM全部封鎖，以保證觸發系統安全可靠工作。　　

　　3　系統邏輯設計　　

　　SPWM脈沖發生器由系統總線接口電路、過流欠壓邏輯封鎖電路、三角載波邏輯產生電路、正弦調制波產生電路、片內正弦函數表、比較控制與死區產生電路等邏輯功能模塊組成。

　　3．1　系統總線接口單元　　

　　系統總線接口電路如圖1系統結構圖所示的微處理器接口電路部分。其中D0～D7為數據總線，芯片選擇信號為CS，寫信號為WR，總線地址選擇信號為A0～A2。微處理器接口電路主要用于CPLD芯片接收來自微處理器的調制深度信號λ與其他邏輯控制信號。此接口類似8255芯片功能。首先MCU向系統接口發出控制命令字，接口根據控制命令字將8 b數據放入相應的片內寄存器。

　　3．2　過流、欠壓、IPM保護邏輯　　

　　由于本文設計的觸發電路作為觸發電路的主控芯片，故需要根據相應的邏輯關系作出處理。通過CPLD內的邏輯電路進行判斷，一旦出現IPM過流、供電電源欠壓、IPM過流時，立即將六路輸出脈沖封鎖，同時將相應的故障信號反饋出，以保證輸出到IPM上的PWM信號可靠。列出關鍵程序如下：　　　　

　　其中：clr為清零信號；fout，fout1為相應的脈沖封鎖信號與故障顯示信號。　　

　　其邏輯框圖如圖2所示?！　?br>

　　3．3　三角載波產生　　

　　利用可逆計數器對系統時鐘進行計數。計數器先執行加法從0計數到255，再執行減法計數從255到0，從而實現三角載波。三角載波的峰峰值為255。

　　3．4　正弦調制波的產生　　

　　CPLD芯片只能綜合一些簡單的“＋，—，＊，／”等算術邏輯，要其實現正弦函數的計算非常不經濟。因此正弦調制波的產生是由查正弦函數表來完成的。在CPLD芯片內部開辟一塊ROM區域，將離散時間正弦波幅值按相應的順序存入片內。在需要時，按照相位與地址一一對應的關系從表中依次讀出即可。由于CPLD芯片的硬件資源有限，如何有效地利用資源成為非常關鍵的一點。考慮到正弦的周期性與對稱性，因此在ROM表中只需存正弦函數π／2周期的波形數據即可。在本設計中，一個正弦波周期內共采樣2 048個點，相位分辯率為0．76°，而實際在ROM表中僅需存512個采樣點。這樣大大減少了芯片硬件資源的消耗。

　　3．5　正弦調制波幅值的調節　　

　　PWM脈沖發生器必須根據正弦調制波幅值的大小來調整PWM脈沖的寬度。在本設計中，由于三角載波峰值固定，正弦調制波幅值僅由調制深度λ決定。CPLD芯片通過總線接口從微處理器接收到調制深度λ信號，再利用乘法器對從正弦函數表中取出的正弦幅值進行調制深度加權調整?！　?br>
　　正弦調制波幅值　設調制深度為λ，當前時刻正弦幅值為Sin＿Data，利用下式正弦調制波幅值Data為：Data＝（λ·Sin＿Data）／255，λ取值范圍［0～1］?！　?br>
　　本設計采用雙極性調制方式，而三角載波的取值范圍為0～255，其中位線值為127，故實際產生的正弦調制波幅值按照下列公式進行調整，其中Ad為調整后的正弦調制波數據。　　　

　　3．6　三相正弦信號的產生　　

　　針對靜止補償器主電路，需要產生出3個相位彼此互差120°的SPWM的脈沖信號。而通過一個正弦函數表來發出3相正弦信號，不僅需要考慮3個正弦信號的起始相位，而且需要3個可逆計數器分別來控制查找正弦函數表。例如在本設計中產生3個初相位為0，相位互差120°的三相正弦信號。如圖3所示。　　　　

　　

　　U相首先從正弦函數表的地址0°開始累加讀起，當讀到地址90°處，再從地址90°處累減讀到地址0°處，這樣在U相可逆計數器的控制下，就可以得到周期為π的單向半波正弦信號；W相首先從正弦函數表的地址60°開始遞減讀起，當讀到地址0°處，再從地址0°處遞增讀到地址90°處，然后從地址90°處遞減讀到地址0°處，這樣在W相可逆計數器的控制下，就可以得到周期為π，初相位滯后U相60°的單向半波正弦信號；同理V相從正弦函數表的地址60°開始累加讀起，在V相可逆計數器的控制下，就可以得到周期為π，初相位滯后W相60°的單向半波正弦信號。這樣通過一個π／2周期的正弦函數表，就可以發出3個相位互差60°周期為π的單向半波正弦信號來。然后查出的數據，經過正弦調制波幅值調節。使輸出的3個單向半波正弦幅值滿足設計的幅值調節要求后，再與三角載波進行比較，就可以得出3個相位互差120°的SPWM脈沖信號。

　　3．7　不對稱控制設計　　

　　當系統不對稱運行時，本設計可以根據不對稱狀況，利用三相同步信號，進行分相控制，以保證系統的參數根據要求，對運行相進行無功補償。

　　4　系統邏輯與時序功能仿真　　

　　利用MAX＋PlusII的波形仿真功能可以得到芯片輸入輸出仿真圖。Atlera公司的這種軟件非常方便的提供了驗證方式。不但提供邏輯輸出的驗證，而且提供了時序的驗證，包括芯片內部的各點之間的延時，以及競爭冒險現象的出現?！　?br>

　　圖4（a）為輸入調制頻率為50 Hz調制深度為0．75時的三相六路SPWM波形，三相彼此相位互差120°。其中AH與AL為U相沒有加死區的上橋信號與下橋信號，后面以此類推。flagA，flagB，flagC為三相正弦同步信號，以保證三相六路數據嚴格按相互滯后120°的相位輸出。　　

　　圖4（b）為輸入調制頻率為50 Hz調制深度為0．25時的三相六路SPWM波形?？梢钥吹捷敵龅牧稰WM信號比與圖4（b）相比脈沖寬度有了明顯的改變。圖4（c）為加了死區后的調制頻率為50 Hz，調制深度為0．75的三相六路SPWM波形。

　　5　結　語　　

　　本文提出了一種利用CPLD產生PWM波的方案，并給出了具體的實現的方法以及相應的PWM波發生框圖。該數字觸發電路用在系統可編程芯片實現，用硬件描述語言（VHDL）以及圖形輸入兩種方式完成了整個功能模塊的全部設計工作。使得觸發電路更為可靠與穩定。為高載波SPWM波形生成提供了一條快速實現的途徑。如果改變輸入時鐘的頻率以及相應的載波頻率，以此電路為核心，配合相應的外部保護電路與其他邏輯控制電路，完全可以應用于實際逆變系統中。

　　參考文獻

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　?。?］戴本祁．三相整流器移相觸發電路的EDA設計［J］．電力電子技術，2000，34（3）：53-54.

　　［4］許強，等．基于CPLD的三相PWM發生器［J］．電子技術應用，2001，27（1）：73-74.

　?。?］侯波亨，等．VHDL硬件描述語言與數字邏輯電路設計［M］．西安：西安電子科技大學出版社，1999．

　　
摘自《現代電子技術》

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