FPGA布線開關的電路設計

2019-11-03 10:00:57

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供稿：網友

鄭泉智，楊銀堂，高海霞

西安電子科技大學微電子研究所，西安　710071

　　摘要：在分析隔離島式FPGA布線結構的基礎上，設計了導通晶體管布線開關和三態緩沖布線開關。設計了級恢復電路，解決了導通晶體管開關引起的靜態功耗問題。提出了基于扇入的三態緩沖開關bufm，避免了一般緩沖開關的扇出問題。最后，我們對各種布線開關的延時特性作了比較，提出了一些合理的建議。　　

　　關鍵詞：現場可編程門陣列；布線開關；優化設計　　

　　現場可編程門陣列（FPGA）的用戶可編程性和低開發成本使它成為實現現代電路和系統的一種重要技術。然而，由于布線開關的面積、電阻和電容都遠大于金屬導線，與掩膜編程門陣列（MPGA）相比，FPGA的邏輯密度和速度都非常低。FPGA的布線資源消耗了大部分芯片面積和電路延時［1］，隨著工藝水平進入深亞微米，總延時中布線延時的比例增加［2］。因此，設計快速、面積有效的布線開關，是提高FPGA的速度和密度的關鍵。　　

　　隔離島式FPGA（這種結構已被廣泛運用［3～5］）的布線開關電路如圖1所示，主要包括導通晶體管布線開關和三態緩沖布線開關。本文我們著手于布線開關的電路設計，研究各種布線開關延時和面積－延時性能及其存在的問題。針對存在的問題，提出了有效的解決辦法。

　　1　研究方法及其條件假定　　　　

　　本文我們用HSPICE工具仿真開關電路的延時特性。文中各種布線開關的延時結果是在TSMC－0．35 um工藝下的HSPICE仿真結果。所有的延時數據均在信號通過（Vdd－Vt）／2＝1．35V下測得，最終延時結果為上升延時和下降延時的最大值。電路模擬過程中，我們假定所有布線導線在第三層金屬上按最小尺寸、最小間距進行布線。計算面積－延時積時，我們采用最小晶體管面積模型［6］計算各種布線開關的版圖面積。另外，穿越一個邏輯塊的導線段長度（1Tile長度）假設為300μm（Xlinx XC4000系列也是0．35μm工藝，1Tile長度＝316μm［7］）。

　　2　導通晶體管布線開關設計

　　2．1　導通晶體管布線開關尺寸優化　　

　　FPGA經常使用導通晶體管作為布線開關，它們需要的面積非常小，一個導通晶體管形成了一個雙向開關，同時只需要一個SRAM控制位。對于短連接，使用導通晶體管開關非常快。但是，對于長連接，延時平方增加。加大導通晶體管減小了導通電阻，進而使得速度加快；但是如果太大，寄生電容增大，也浪費了面積。　　

　　信號通過導通晶體管開關連接的導線時，延時隨串連導線段數目N的增加而平方增加，即Td＝DdomN2［8］。式中Ddom為延時常數，定義為信號通過布線開關驅動1個邏輯塊長度（1Tile長度）導線段的延時。減小延時常數可以提高基于導通晶體管的布線開關的速度。我們分別研究了不同尺寸導通晶體管驅動不同長度導線的延時特性。延時常數隨開關晶體管尺寸變化情況如圖2所示，隨著開關尺寸的增加，延時常數迅速減小，當開關尺寸增大到一定程度后，延時常數不再減小，這是因為導通晶體管尺寸很大時，導線電阻超過了晶體管的導通電阻，進一步加大導通晶體管尺寸已經沒有意義。圖3是延時常數與開關面積的乘積隨開關尺寸變化的情況（我們采用最小晶體管面積模型［1］估算布線開關的面積）。可以看出對于4，8或8－16Tile的導線段，16尺寸的導通晶體管開關具有較好的面積－延時積。

　　2．2　導通晶體管存在的問題及其改進

　　使用NMOS導通晶體管的一個缺點是當傳送邏輯高時，后續電路中產生了漏電流。NMOS開關傳送高電平時，其穩態輸出電壓近似為Vg－Vt，這里Vg是柵電壓，Vt是閾值電壓。產生了一個弱“1”，而不是強“1”，使得后續門中的NMOS管和PMOS管同時部分導通。產生了明顯的漏電流和靜態功耗。 0．35μm的情況如圖4所示，通過一個NMOS導通晶體管后，3．3 V的輸入降低到2．43 V，在后續緩沖器中產生了5．56μA的漏電流。當柵壓加大到3．5 V時，輸出電壓從2．43 V升到2．6 V，漏電流降低到0．45μA。但是隨著工藝尺寸進入深亞微米，柵氧化層越來越薄，加大柵壓將出現器件可靠性問題。　　

　　圖4（c）所示的級恢復電路［9］可代替大柵壓技術，將弱“1”拉到強“1”。該電路包含一個倒比PMOS上拉管和一個靈敏倒相器，形成了正反饋電路。當存在弱“1”時，靈敏倒相器給上拉管施加一個低信號打開上拉PMOS，從而增強了弱“1”，直至弱“1”被拉為強“1”。然而，當級聯數N較大時，級恢復電路妨礙了將電平拉到Vss，使得下降時間變得很大，甚至不能將高電平拉低。

　　

　　級恢復電路引起的下拉問題，可以通過避免上述情況的發生而加以解決。例如，讓FPGA布線器在布局布線時限制布線開關的級聯數目，或者從布線結構的設計上入手，避免此類情況的發生。使得在最壞情況下都可以將高電平拉低。

　　3　三態緩沖布線開關的設計

　　3．1　三態緩沖器尺寸優化　　

　　當需要長連接時，由于導通晶體管的延時平方增加，因此不適合使用導通晶體管。相反，三態緩沖布線開關的延時線性增長，適合于在大FPGA中使用。但是，緩沖開關對于短連接要比導通晶體管慢，而且比導通晶體管需要2～4倍更大的面積。　　

　　通常緩沖器通過級聯多個倒相器構成，如圖5所示，輸入驅動第一個倒相器（輸入級），驅動級產生最后輸出，中間級尺寸按等比例因子增加。在驅動級后加一個NMOS導通晶體管形成三態緩沖器。我們研究發現，對于驅動級尺寸為B的緩沖器，在輸入級寬長比Wp／Wn＝

　　2，驅動級寬長比Wp／Wn＝1．5，比例因子為時，緩沖器延時最小。　　

　　為確定三態緩沖布線開關的最好尺寸，我們研究了信號通過三態緩沖開關并驅動不同長度導線段的延時特性。圖6給出了延時隨緩沖開關尺寸變化的情況，隨著緩沖器尺寸增大，單位導線段延時迅速下降。當緩沖器尺寸大于4時，繼續增大緩沖器尺寸，延時下降變緩。這是由于隨著緩沖器尺寸的增大，緩沖器本身的寄生電容隨之增大，緩沖器內部延時增加，部分抵消了總延時的下降。圖7給出了緩沖器面積與單位長度延時積隨緩沖器尺寸變化情況。從圖中可以看出，6－8倍最小尺寸的緩沖器具有最好的面積－延時性能。

　　3．2　三態緩沖布線開關的缺點及其改進　　

　　圖8（a）、（b）是基于上述三態緩沖器的兩種三態緩沖布線開關：共用緩沖器布線開關buf［8］和不共用緩沖器布線開關bufns［10］。他們各有缺點，buf開關驅動的網絡延時在有扇出時明顯增大，bufns開關延時在有扇出沒有明顯增大，但需要更大的面積。基于多路選擇器的開關bufm（圖8（c））避免了扇出問題。bufm開關輸入邊為多路選擇器樹結構，在高扇　　入條件下只需要少量的SRAMbit；與buf開關相比，bufm開關的不同之處在于緩沖器輸出的大尺寸導通晶體管用緩沖器輸入的小尺寸導通晶體管代替，因此，bufm開關也節約了面積。

　　

　　與buf和bufns開關不同，bufm開關輸入邊的NMOS導通晶體管在傳邏輯“1”時有Vt的電壓損失，由此引起的低電壓擺幅需要輸入級倒相器有較大的NMOS。我們研究發現，當輸入級寬長比Wp／Wn＝0．8－1時，bufm開關延時最小。而對于輸出級，與buf和bufns一樣，需要較大的上拉PMOS。　　

　　雖然bufm開關的輸入邊的多路選擇器結構，增加了開關的內在延時（約6％）。bufm開關仍然優于前兩種開關，圖9是三種三態緩沖開關在不同扇出情況下的延時特性（模擬結果歸一化為bufns扇出1）。從圖中可以看出，在扇出為3時，bufns開關延時增加15％，buf則增加了63％，相比之下，bufm開關在相似的扇出條件下，延時只增加6％。

　　4　各種布線開關性能比較及其建議　　

　　為進一步比較各種布線開關的延時性能，我們研究了上述4種布線開關在各自最優尺寸時驅動不同長度導線段的延時特性。從1到12改變導線段長度，整個過程中，保持它們有相似的負載（扇出均為1）。模擬結果如圖10所示，對于短連接，導通晶體管速度最快，其它三種緩沖開關的延時幾乎是它的兩倍。隨著驅動導線段數的增加，導通晶體管延時迅速增大。當導線段長度大于6時，導通晶體管延時超過bufm開關的延時，此后bufm開關延時最小。由于buf和bufns的扇出問題，只有在導線段數大于8時，它們的延時才小于導通晶體管開關。

　　

　　考慮到導通晶體管開關同樣存在扇出問題，我們建議：驅動小于4Tile長度的導線段，導通晶體管速度更快；驅動4－6Tile長度的導線段，導通晶體管和三態緩沖器的延時相近，考慮面積因素，導通晶體管開關仍有一定優勢，但其扇出問題嚴重，建議使用bufm開關；當驅動大于6Tile長度的導線時，三態緩沖布線開關具有明顯的優勢，bufm開關優于另外兩種開關。

　　5　總　結　　　　

　　本文在研究FPGA布線結構的基礎上，完成了布線開關的電路設計。在TSMC－0．35μm工藝下，HSPICE模擬結果表明：①8－16倍最小尺寸的導通晶體管開關和6－8倍最小尺寸的三態緩沖開關產生最小的面積－延時積。②在減小靜態功耗上，級恢復技術是取代大柵壓技術的有效方法。③基于扇入的三態緩沖器避免了基于扇出三態緩沖器的扇出問題，而且同樣面積有效。④對于短連接，導通晶體管開關速度非常快，對于長連接，三態緩沖布線開關延時小于導通晶體管開關。⑤用bufm開關取代buf和bufns開關可以產生更小的延時和面積－延時積。

　　參考文獻

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摘自《電子器件》

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