基站電源中同步電路的設計方法

2019-11-03 10:00:38

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供稿：網友

張超1，楊汝2

1廣東佛山海鷗陶瓷公司 528031

　　1 引言

　　在通信電源中，有多路輸出的電路常需要將各個輸出信號同步，以滿足控制的要求。

　　將電源的各控制芯片同步到系統時鐘，也可以減小噪聲，改善電源的性能。

　　另外，在多功率等級的電源中也需要同步，以避免各部分分別開通時產生的離散噪聲。各部分同時開通就能同時產生共模噪聲，這樣就簡化了尖峰功率的估算，還能估計到功率分布和損耗的情況，并能根據損耗做母線的電壓補償。

　　所以，同步電路的設計是電源電路中一個不可忽視的重要環節。

　　2 同步電路的拓撲形式

　　芯片可以通過RT/CT端直接連接外部時鐘源來同步。芯片內部比較器的高低兩個門限決定時間電容CT的充放電過程，當CT開始其充電周期，PWM處于開通的狀態，時間電容持續充電直到內部比較器的上限。一旦給出同步信號，放電電路激活，時間電容持續放電直到內部比較器的下限。在放電時PWM比較器無輸出，這樣PWM處于關斷的狀態。

　　外部同步電平的高、低狀態可以用數字量1或0來代表。芯片的同步端既可以作為同步信號輸入端，也可以作為同步信號輸出端。當沒有同步端時，時間電路（CT）也可以由數字邏輯（0，5V）工作模式來取代模擬的工作模式。當用數字量來表示電平后，“開通時間”，“關斷時間”，“占空比”和“頻率”都可以用數字脈沖來表示。如同步信號的邏輯低時間決定了PWM的開通時間，同步信號的邏輯高時間決定了PWM的關斷時間。頻率，占空比或死區時間可以由PWM時間電容端（CT）的同步信號準確控制。同步信號的高或低可以由555定時器或微處理器來決定。

　　如果PWM芯片沒有連到內部晶振的同步輸入、輸出端，這時從晶振必須不工作。當從模塊使用不同的PWM芯片并具有不同的同步特性如反向的同步信號，這時也必須使從晶振不工作。

　　但是，這種直接用數字信號同步的工作方法有許多缺點。首先，在電壓模式控制時，PWM誤差放大器對脈寬沒有控制。因為，PWM誤差放大器的輸出是和一個數字信號相比較，而不是和一個鋸齒波信號相比較。從而，通過鉗位誤差放大器的輸出來控制占空比的軟啟動功能也將無效。這是因為，本身沒有時間坡度，電源輸出完全由同步脈沖源來控制。只要同步脈沖鎖定，PWM輸出將根據同步脈沖的電平總是保持完全開或者完全關。當然，沒有自身的CT坡度電源將沒有自啟動，在同步脈沖出現前將總是保持關。電流模式的坡度補償需要外接其他元器件來實現。每個模塊必須設定為主模塊或從模塊，并且不能隨意改變。為了克服這個缺點我們采用一種比較通用的同步方式如圖1所示。

圖1 同步方式

　　這種同步方法是時間電容CT不直接接地，而是串一個約24Ω的電阻到地，輸入同步信號疊加到電阻端電壓上（電阻端電壓通常為0.5V，這是為了設定一個小的偏置，并且可以影響模塊的初始頻率），使CT上的電壓高于晶振內部門限電壓。在同步脈沖出現前，PWM工作在自身的RT，CT設定的頻率上。同步信號出現后，同步數字信號疊加到原來的模擬波形上，這種同步方式的RT/CT輸入端是模擬和數字信號的疊加，如圖2所示。

圖2 同步波形

　　工作時，同步脈沖使CT上的電壓迅速高于PWM比較器的上限，晶振的充電狀況迅速翻轉，晶振開始與同步信號同步的放電周期。

　　圖1所示方法具有如下優點：可以從任何的PWM芯片取得同步信號或者同步任何PWM芯片，且芯片的數量不限，雙向的同步信號，對于簡單的系統可以用數字信號同步，CT上的坡度可以做斜坡補償，每個模塊沒有嚴格的頻率設定，而且可以遠端關斷。

　　增加同步電路將對PWM的占空比，死區時間和坡度產生較小的影響。

　　3 同步電路參數計算

　　首先，我們必須選定晶振的時間部分參數以保證同步。同步時鋸齒波的幅度要比電壓上限低，否則，在同步脈沖來之前比較器就動作了，這將使同步脈沖失效。為了可靠工作，應該使PWM晶振的工作頻率比同步頻率低。通常低10％。如圖3所示。

圖3 同步時間參數

　　3．1 時間坡度

　　時間坡度的幅度也需要比比較器的上限幅度低10％，最小的同步脈沖幅度必須補足這個10％的幅度－幅度差，如果稍大則更加可靠。

　　減小這個幅度－幅度差，充電和放電幅度都會減小，這將使CT的放電時間減小，從而使死區時間減小。同步脈沖的寬度越寬，芯片的死區時間越長，所以，同步脈沖的寬度只要足夠寬能被芯片的比較器檢測到就可以了。

　　3．2 晶振坡度方程

　　根據手冊，時間元件CT和RT可以用來設定頻率和死區時間。為了取得更好的應用效果，必須很好地分析附加的同步電路對時間電路的影響。

　　3．2．1 晶振充電坡度方程

　　如果死區時間相對整個周期很小，那么以上這些計算公式也可以簡化。這時改變坡度電壓的效果在于減小CT的充電時間（tcharge），從而使晶振的充電時間同步到更高的頻率。新的充電時間（tcharge′）是原來的充電時間乘以原頻率和同步頻率的比值，新舊充電時間的比值P為

　　當充電電流小或者RT大時，24Ω電阻上的電壓可以忽略。CT上的電壓峰峰值為2V時，2mA的電流將產生2.5％的時間誤差。最好使IC的晶振頻率比同步頻率低15％，也就是說P=0.85，這時

　　ΔVOSC(sync)′=ΔVOSC(orig)P=0.85ΔVOSC(orig)

　　tchg(sync)′=tchg(orig)P=0.85tchg(orig)

　　V(sync)的最小幅度為0.15ΔVOSC(orig)

　　晶振峰—峰電壓為2V時，最小的同步脈沖幅度為0.3V，寬度為脈沖周期的15％。

　　3．2．2 晶振放電坡度方程

　　正確的死區時間控制是很重要的，增加同步電路后減小了時間電容CT的放電時間，也就減小了PWM的死區時間。這樣一來，首先CT上的電壓峰值坡度減小了ΔVOSC(orig)－ΔVOSC(sync)，這就使時間電容從一個比較小的電能開始放電。其次，根據電流的大小，24Ω電阻上產生了一個偏置電壓。典型的IC放電電流從6mA到12mA。在充電時，因為充電電流只有1mA到2mA，所以，在24Ω電阻上的偏置電壓可以忽略，而放電電流是充電電流的近十倍，所以，在24Ω電阻上的偏置電壓不可以忽略，即在計算死區時間時必須考慮24Ω電阻上的偏置電壓。

　　只要知道芯片的放電電流，就可以計算死區時間。當然，比較方便的辦法是使用手冊里的CT和死區時間對應表格，并加上同步電路的影響。簡言之，放電電流是8mA。

　　這里tdchg(orig)是表中的死區時間。

　　實際的死區時間是CT的不放電時間和同步脈寬之和。同步脈寬使PWM輸出關閉，因此，必須計入死區時間。同步脈寬補償了“失去”的死區時間，或者說是死區時間的延續。即

　　tdead′=tdchg′＋tsyncpulsewidth

　　4 實驗結果

　　在設計的一個多輸出的基站電源中，我們用到了以上設計思想和計算方法，取得了較好的效果。基站電源封閉在整個基站系統的機箱中，要求和系統時鐘同步，并且由于是多輸出系統，我們采用了兩片控制芯片，也要求同步。該電源的具體參數如下：

　　輸入 27V；

　　輸出 ±12V，5A；±5V，10A；±3.3V，10A；

　　工作頻率 100kHz；

　　負載調整率 <±0.1％；

　　電源調整率 <±0.05％。

　　我們使用了兩組UC3806的芯片,兩個芯片的PWM波形如圖4所示。