MAX＋plusII10．0 Baseline的設(shè)計

2019-11-03 09:59:58

字體：大中小

供稿：網(wǎng)友

管立新，賴昭勝

贛南師范學院物理與電子信息科學系　

江西贛州　341000

　　摘　要：討論MAX＋plusII10．0 Baseline的功能和特點，提出以VHDL設(shè)計語言為手段、以MAX＋plusII10．0Baseline為平臺的數(shù)字電路的設(shè)計方法。

　　關(guān)鍵詞：MAX＋plusII；10．0 Baseline；數(shù)字電路設(shè)計；VHDL；CPLD／FPGA

　　隨著CPLD／FPGA器件的日益成熟和廣泛應(yīng)用，在通信、國防、工業(yè)自動化、儀器儀表等領(lǐng)域的數(shù)字電子系統(tǒng)設(shè)計工作中，他們正在成為電子設(shè)計領(lǐng)域的主要角色。基于強大的EDA技術(shù)的支持（如MAX＋plusII10．0 Baseline），以VHDL硬件描述語言為主要設(shè)計手段，充分開發(fā)利用CPLD／FPGA芯片豐富而靈活的邏輯資源，成為當前數(shù)字系統(tǒng)設(shè)計的主要發(fā)展方向。

　　1　MAX＋plusII10．0 Baseline的功能和特點

　　MAX＋plusII10．0 Baseline是Altera公司研制的一種EDA開發(fā)系統(tǒng)，利用其配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計電路圖或電路描述程序轉(zhuǎn)換成基本的邏輯單元寫入到可編程的芯片（如CPLD、FPGA）中，做成ASIC芯片，其主要的功能和特點為：

　　（1）設(shè)計輸入、編譯、校驗、仿真、器件編程與配置全部集成在統(tǒng)一的開發(fā)環(huán)境中，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。

　　（2）設(shè)計環(huán)境與芯片結(jié)構(gòu)無關(guān)，他支持EPF10K，MAX7000，EPM9320，F(xiàn)LEX6000／A，MAX5000T和ClassicTM等可編程邏輯器件系列，編譯程序還提供強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將其設(shè)計集成到器件中。

　　（3）有豐富的模塊化設(shè)計工具和器件庫。

　　（4）支持VHDL，Verilog HDL和AHDL等硬件描述語言。

　　（5）提供Megacore系統(tǒng)級功能。

　　（6）具有開放性的特點，他允許設(shè)計人員添加自己的宏函數(shù)。

　　2　MAX＋plusII10．0 Baseline的數(shù)字電路設(shè)計流程

　　（1）設(shè)計輸入　用戶可使用MAX＋plusII10．0Baseline提供的圖形編輯器和文本編輯器實現(xiàn)圖形、AHDL、VHDL或Verilog HDL的輸入，也可輸入網(wǎng)表文件。

　　（2）編譯　為完成對設(shè)計的處理，MAX＋plusII10．0 Baseline提供了一個完全集成的編譯器，可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過程中生成一系列標準文件可進行時序模擬、適配等。

　　（3）項目校驗　項目校驗過程包括功能和時序仿真，其作用是測試邏輯操作和設(shè)計的內(nèi)部定時，若有錯誤則進行修改并重新編譯。

　　（4）項目編程　將設(shè)計的項目編程／配置到所選擇的器件中。

　　3　數(shù)字電路設(shè)計舉例

　　本例為4選1多路選擇器。

　　3．1　設(shè)計輸入

　　在Max＋plusⅡ10．0 Baseline中以“Text Editor

　　需要強調(diào)的是entity（實體）名必須與PRoject（項目）名稱一致，否則將編譯出錯。

　　3．2　電路的編譯與適配

　　（1）選擇芯片型號

　　選擇當前項目文件欲設(shè)計實現(xiàn)的實際芯片進行編譯適配，點擊Assign＼Device菜單選擇芯片，對話框如圖1所示。該例中我們選用FPGA芯片來實現(xiàn)，如Altera公司的FLEK10K系列的EPF10K10LC84-4芯片，只需在如圖1所示的對話窗口中指出具體的芯片型號即可。

　　（2）編譯適配

　　啟動MAX＋plus II＼Compiler菜單，按Start開始編譯，并顯示編譯結(jié)果，生成下載文件mux．sof，以備硬件下載編程時調(diào)用。同時生成mux．rpt報告文件，可詳細查看編譯結(jié)果，如有錯誤待修改后再進行編譯適配。

　　3．3　電路仿真

　　電路仿真有前仿真（功能仿真）和后仿真（時序仿真）2種，時序仿真覆蓋了功能仿真，在本例中我們直接使用時序仿真，啟動MaxplusII＼Wavefrom editor菜單，進入波形編輯窗口，添加欲仿真的I／O管腳并為電路輸入端口添加激勵波形，根據(jù)設(shè)計要求選擇信號源種類。啟動MAX＋plus II＼Simulator菜單，仿真結(jié)果如圖2所示，從圖中可知，在時序上已經(jīng)很好地實現(xiàn)了我們程序設(shè)計的4選1多路器的功能，圖中S為選擇信號，X為輸出信號，仿真通過后就可將設(shè)計結(jié)果編程／下載到目標器件中去。

　　3．4　管腳的重新分配與定位

　　管腳的重新分配與定位是指將輸入／輸出信號安排在器件的指定管腳上。啟動MAX＋plus II＼Floorplan Editor菜單命令，平面布置圖編輯器窗口被打開，如圖3所示，單擊工具條中的可顯示當前的管腳分配／邏輯分配情況，所有管腳將會出現(xiàn)在“Unassigned Nodes”窗口中，在這里我們可以利用鼠標拖動的方法對EPF10K10LC84-4芯片的管腳重新分配與定位，管腳分配完畢后需要重新編譯。

　　3．5　器件的編程下載與硬件實現(xiàn)

　　在通過項目編譯后可生成文件mux．sof用于下載。在常用ALTERA公司的器件中，一類為MAX系列，另一類為FLEX系列。其中MAX系列為CPLD結(jié)構(gòu)，編程信息以E2PROM方式保存，故對這類器件的下載為編程（Program）。本例采用FLEX10K系列的EPF10K10LC84-4有些類似于FPGA，其邏輯塊LE及內(nèi)部互連信息都是通過芯片內(nèi)部的存儲器單元陣列完成的，這些存儲器單元陣列可由配置程序裝入。存儲器單元陣列采用SRAM方式，對這些器件的下載稱為配置（Configure）。

　　在本例中使用的是EPF10K10LC84-4芯片，下面對其進行配置。

　　（1）將下載電纜一端插入LPT1（并行口），另一端插入開發(fā)系統(tǒng)板并打開其電源；

　　（2）從“MAX＋plus II”菜單下選擇“Programmer”，可打開如圖4所示的對話框；

　　（3）單擊“Configure”即可完成配置，至此已將項目配置到器件中，完成數(shù)字電路設(shè)計。

　　4　結(jié)　語

　　MAX＋plusII10．0 Baseline為用戶開發(fā)、使用CPLD／FPGA器件提供一個基于計算機的軟件開發(fā)與操作平臺。他是EDA設(shè)計中不可缺少的一種有用工具，利用MAX＋plusII10．0 Baseline可以靈活而高效地設(shè)計電路，目前在國內(nèi)使用較為普遍，各大高校也將其作為數(shù)字電路教學、課程設(shè)計、大學生電子設(shè)計競賽和畢業(yè)設(shè)計的首選工具軟件。

　　參考文獻

　　［1］　付家才．EDA原理與應(yīng)用［M］．北京：化學工業(yè)出版社，2001．

　　［2］　邊計年，等．用VHDL設(shè)計電子線路［M］．北京：清華大學出版社，2000．

　　［3］　黃正謹，等．CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用［M］．北京：電子工業(yè)出版社，2002．

　　
摘自《現(xiàn)代電子技術(shù)》

上一篇：ICL8038掃頻信號發(fā)生器

下一篇：為手持產(chǎn)品選擇電源管理方案