第三代移動通信與信號完整性問題

2019-11-03 09:38:08

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供稿：網友

重慶郵電學院李忻李方偉　　目前，以信息產業部電信科學技術研究院、重慶郵電學院、重慶移動通信工程研究中心、重郵信科以及西門子等多方友好合作，進行3G TD-SCDMA通信設備的研發，以確保在近期內開發出全套TD-SCDMA系統設備，并投入試驗和運營。3G系統的重要特點之一是提高了數據速率。

　　在TD-SCDMA 系統終端設計中，僅模擬基帶部分處理速率為：1.28×12×4×2 (=122.88Mb/s，ADC,DAC設計為12bit精度，4倍過采樣)，這已步入高速數據速率領域。隨著技術的發展，數字系統數據速率、時鐘速率和電路密集度在不斷增加，新的串行數據通信標準已把數據推向了Gb/s的數量級，上升時間達到亞納秒，電纜、互連、印制板和硅片將表現出與低速設計中截然不同的行為，即出現信號完整性問題，這使得高速數字系統設計面臨嚴峻挑戰。因此，在第三代移動通信設備開發與高速設計中必須重視和解決好信號完整性問題。

信號完整性問題

1、信號完整性的定義

　　信號完整性（Signal Integrity），是指信號未受到損傷的一種狀態。它表明信號通過信號線傳輸后仍保持其正確的功能特性，信號在電路中能以正確的時序和電壓作出響應，由IC的時序可知，如果信號在穩態時間(為了正確識別和處理數據，IC要求在時鐘邊沿前后輸入數據保持不變的時間段)內發生了較大的跳變，IC就可能誤判或丟失部分數據。若信號具有良好的信號完整性，則電路具有正確的時序關系和信號幅度，數據不會出現錯誤的捕獲，意味著收端能夠得到比較純凈的數據。相反，若出現誤觸發、阻尼振蕩、過沖、欠沖等信號完整性故障，就會引起任意的信號跳變，導致輸入的畸變數據被送入鎖存，或在畸變的時鐘跳變沿捕獲數據，信號不能正常響應，導致系統工作異常，性能下降。圖2給出了信號完整性的仿真結果。

2、信號完整性的起因及表現

　　信號完整性源于電路的互連（比如導線、襯底和阱）。由于一段導線并不僅僅是電子的導體，在低頻段呈電阻性，在中頻段呈電容性，在高頻段成電感性，到甚高頻時則變成了輻射天線。正是這種天線效應，導致了信號串擾和電磁干擾（EMI）。由于導體中載流子與原子和晶粒的相互作用產生了電阻，隨著特性尺寸壓縮到0.5μm以下，集膚效應使金屬表面電阻的下降比斷面電阻下降慢，而造成信號完整性損傷。由于獨立電壓過近的結構而產生的電容效應隨著布線間距的減小而增大，對信號的傳輸特性產生更大的潛在影響。由引線尺寸和返回路徑所決定的電感效應，成為封裝和電路板設計主要關心的因素。當IC尺寸低于0.5μm時，電感效應就變得十分明顯。兩條平行走線間會存在明顯的互感，而一些噪聲會隨之耦合到邏輯電路中，導致信號呈現出與低頻設計中截然不同的現象。數字系統容忍信號完整性問題的能力是有限的，信號完整性問題達到一定程度就有可能使系統性能下降，甚至根本不工作。仿真試驗結果證實，IC開關速度過高、端接元件的布局欠妥、電路的互連不合理等都會引起信號完整性問題。信號完整性主要包括反射、串擾、振蕩、地彈等。

信號反射

　　信號反射(reflection)即傳輸線上的回波。信號功率的一部分經傳輸線傳給了負載，另一部分則向源端反射。在高速設計中，可以把導線等效為傳輸線，而不是集中參數電路中的導線，通過考察其在不同頻率下的阻抗，來研究其傳輸效應。若邊沿速率高達1V/ns（即dV/dt），那么短于0.5英寸的導線就可以建成T型集中參數的RLC（或RC、LC）模型，并且由多個T型級聯組合成更長的傳輸線。為減小仿真的運算量，也可建立連續傳輸線模型。如果阻抗匹配（源端阻抗、傳輸線阻抗與負載阻抗相等），反射就不會發生。反之，若負載阻抗與傳輸線阻抗失配會導致收端反射。布線的幾何形狀、不適當的端接、經過連接器的傳輸及電源平面不連續等因素均會導致信號反射。

信號過沖和下沖

　　信號過沖(overshoot)指信號跳變的第一個峰值（或谷值）超過規定值--對于上升沿是指最高電壓，而對于下降沿是指最低電壓。下沖(undershoot)指信號跳變的下一個谷值（或峰值）。信號過沖和下沖是由IC切換速率過高以及信號傳輸路徑反射引起的，在驅動器和接收器之間的多次反射會形成阻尼振蕩，若振蕩幅度超過IC的輸入切換門限，導致時鐘出錯或數據的錯誤接收，過大的過沖還可能造成IC內部的元件過壓，甚至損壞。

信號串擾

　　信號串擾(cross-talk)是沒有電氣連接的信號線之間的感應電壓和感應電流產生的電磁耦合現象。這種耦合會使信號線起到天線的作用，其電容性耦合引發耦合電流，感性耦合引發耦合電壓，并且隨著時鐘速度的升高（導致邊沿速率升高）和設計尺寸的減小而加大。這是由于信號線上的交變信號電流通過時，會產生交變磁場，處于磁場中的其它信號線會感應出信號電壓。在低頻段，導線間的耦合可以建立為耦合電容模型，在高頻段，可以建立為LC集中參數導線或傳輸線模型。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性以及信號線端接方式對串擾都有一定的影響。

電磁干擾

　電磁干擾與信號串擾相似，信號串擾是發生在PCB上的兩條傳輸線之間的耦合，電磁干擾是PCB上的傳輸線受到PCB外的輻射源（如測試探針或其它PCB板）的干擾。EMI建模可以把導線段視為偶極子天線處理。

信號振蕩和環繞

　　信號振蕩(ringing)和環繞（rounding）表現為信號反復出現過沖和下沖，在邏輯電平的門限上下抖動，振蕩呈欠阻尼狀態，而環繞呈過阻尼狀態。信號的振蕩和環繞主要是由傳輸線上過度的寄生電感和電容引起收端阻抗與源端均失配所造成的。同反射一樣，它們可以通過適當的端接予以抑制。通常，周期脈沖信號包含豐富的高次諧波而容易發生信號完整性故障，如時鐘信號，更應多加防范。

信號的遲延

　　信號遲延表明數據或時鐘信號沒有在規定的時間內以一定的持續時間和幅度到達收端。IC只能按規定的時序接收數據，過多的信號遲延可能導致時序違背和功能的混亂。信號遲延是由驅動過載，走線過長的傳輸線效應引起的。傳輸線上的等效電容、電感會對信號的數字切換產生時延，影響IC的建立時間和保持時間，時延過大時會導致IC無法正確判斷數據。

接地反彈與襯底耦合

　　接地反彈（Ground bounce）簡稱地彈，指由于電路中較大的電流涌動而在電源與地平面間產生大量噪聲的現象。如大量芯片同步切換時，會產生一個較大的瞬態電流從芯片與電源平面流過，芯片封裝與電源間的寄生電感、電容和電阻會引發電源噪聲，使得零電位平面上產生較大的電壓波動（可能高達2v），足以造成其它元器件的錯誤動作。由于地平面的分割（數字地、模擬地、屏蔽地等），可能引起數字信號走到模擬地區域時，產生地平面回流反彈。同樣電源平面分割，也可能出現同樣危害。負載容性的增大、阻性的減小、寄生參數的增大、切換速率增高以及同步切換數目的增加，均可能導致接地反彈增加。

　　同時，襯底耦合（Underlay coupling）可能使設計面臨更大的挑戰。在硅片設計中，由于襯底和阱具有有限的電阻率，其上流過電流時會產生一定的壓降。而MOSFET管的閾電壓（開啟）取決于在柵區下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過MOSFET管的閾電壓，而且能越過邏輯門或時鐘電路的閾電壓，使設計很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。

信號完整性的解決辦法

　　對芯片設計，通常采用兩種方法解決信號完整性問題。其RF解決方案集中于傳輸線，常在封裝邊界上使用阻抗匹配辦法，而數字（即寬帶）解決方案則強調選擇封裝，控制同步切換數量和切換速度，在封裝外部電源引腳與地之間使用旁路電容，在IC內部的電容則通過金屬層的重疊來實現，即為高速瞬態電流提供一個局部低阻抗通路，防止接地反彈。

　　然而，當面臨深亞微米設計中的信號完整性問題時，通常的解決方案不再適用。例如，限制邊沿速率（Slew rate）雖然能夠明顯地改善接地反彈和串擾，但它同時限制了時鐘速率。研究新的解決方法必須能夠適宜深亞微米的IC設計。如，增加襯底電阻問題可采用絕緣體上硅技術（SOI）來解決，這是在微米IC設計中被廣泛采用的技術。現在，解決信號完整性問題的方法主要是，電路設計、合理布局和建模仿真。

1、電路設計

　　在電路設計過程中，通過設計控制同步切換輸出數量，同時控制各單元的最大邊沿速率（dI/dt 和dV/dt），得到最低且可接受的邊沿速率，這可以有效地控制信號的完整性。也可為高輸出功能塊（如時鐘驅動器）選擇使用差分信號。比如，通常時鐘使用ECL信號或全擺幅的差分信號。對于應用工程師，通常是在傳輸線上端接無源元件（電阻、電容和鐵氧體），來實現傳輸線與負載間的阻抗匹配。端接策略的選擇應該是對增加元件數目、開關速度和功耗的折中。端接串聯電阻R或RC電路，應該盡量靠近激勵端或接收端，并獲得阻抗匹配，同時，電阻R（如10Ω）可以消耗掉邏輯電路的無用直流功率，電容（如39PF）可以在滿足開關速度的條件下削弱阻尼振蕩強度，但同時須仔細選擇該電容，防止其引腳電感引起的振蕩（ringing）。

2、合理布線

　　布線是非常重要的。設計者應該在不違背一般原則的前提下，利用現有的設計經驗，綜合多種可能的方案，優化布線，消除各種潛在的問題。雖然有一些設計規則驅動的布線器有助于設計者優化設計，但還沒有一種完全由用戶定制設計規則和完全支持信號完整性分析的布線器。布線工具應該與全部寄生參數抽取相結合，以得到對于時滯率和時延的準確預測。成功的布線器不僅應有精確的寄生參數抽取，還能與信號完整性工具相結合，在發現信號完整性降到要求的閾值以下時，能夠割斷導線，重新布線。

3、建模仿真

　　合理地進行電路建模仿真是最常見的解決辦法。在現代高速電路設計中，仿真分析顯示其優越性。它給設計者準確、直觀的設計結果，便于提早發現隱患，及時修改，縮短設計時間，降低設計成本。設計者應對相關因素作合理估計，建立合理的模型。對于IC設計，電路的仿真必須在封裝的環境下進行，仿真結果才能更接近鑄模后返回的硅片測試結果。由于信號完整性問題經常作為間歇性錯誤出現，因此重視同步切換控制、仿真和封裝，保證設計符合信號完整性要求，在硅片制造前解決問題。對于IC應用，可利用仿真來選擇合理的端接元件和優化元器件的布局，更容易識別潛在問題，并及時采取正確的端接策略和布局約束機制來解決相關的信號完整性問題。隨著時鐘頻率的增加和IC尺寸的持續下降，保持信號完整性對設計者來說越來越富有挑戰性，這使得建模仿真成為設計中不可或缺的環節。

信號完整性仿真模型和工具簡介

　　現在，用來分析信號完整性的仿真工具有很多，各具特色，可適當選用。

1 SPICE模型

　　SPICE（Simulation PRogram with Integrated Circuit Emphasis）模型發展最早，在IC業界已成為模擬晶體管電路描述的非正式標準。它基于晶體管和二極管特性參數建模，故運算量非常大，運算極為耗時（可能是幾天），因此用戶需要作仿真精度和運算耗時的折中。SPICE模型一般不支持耦合線（或損耗線）的仿真，而這正是高速電路設計中信號完整性仿真的關鍵因素。

2 IBIS模型

　　IBIS（Input/Output Buffer Information Specification）模型是反映芯片驅動和接收電氣特性的一種國際標準。它基于V/I曲線，對I/O BUFFER快速建模，它提供一種標準的文件格式來記錄如激勵源輸出阻抗、上升/下降時間及輸入負載等參數，非常適合做振蕩和串擾等高頻效應的系統級計算與仿真。IBIS是一個簡單的模型，計算量小，速度快，精度高，已被廣泛采用。

3 VHDL-AMS

　　VHDL-AMS是針對模擬和混合信號行為的建模語言，它使用模擬方程和數字VHDL描述電路功能。它是一個相對較新的標準，還沒有廣泛的模型開發器基礎，也不被很多模擬器支持。在它被廣泛地用來作信號完整性仿真之前，模型仿真開發器的很多工作需要完成。

4 Quantic EMC

　　Quantic EMC 是信號完整性和EMC軟件模擬分析工具，是西門子公司專用的EMC分析工具，其Omega PLUS是Quantic EMC在PC機上運行的軟件。它運用器件的VI模型，很方便地進行信號完整性和EMI的仿真，其的功能強大、效率高。

5 XTK

　　XTK是Viewlogic公司在高速系統設計HSSD（High Speed System Design）領域研發的高性能的信號完整性分析工具，它可以準確地分析復雜的PCB、MCM及多PCB板構成的系統的信號質量和傳輸線時延。XTK是一個串擾分析工具包，其中包含多種分析工具。

6 LineSim與BoardSim

　　LineSim和BoardSim是HyperLynx公司（PADS Software的子公司）開發的仿真工具。LineSim用在布線設計以前約束布線和各層的參數、設置時鐘的布線拓撲結構、選擇元器件的速率、診斷并避免信號完整性、電磁輻射及串擾等問題。BoardSim用于布線以后快速地分析設計中的信號完整性、電磁兼容性和串擾問題，生成串擾強度報告，區分并解決串擾問題。

摘自《通訊世界》

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