CDMA系統多速率判決技術

2019-11-03 09:21:21

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供稿：網友

蘇勇1，張劍峰1，何加銘2

(1．解放軍理工大學通信工程學院；2．寧波大學通信研究所)

　　摘　要：在CDMA移動通信系統中，由于采用了可變速率聲碼器，所以在接收端需要用多速率判定算法來獲取速率信息，從而正確地接收數據。本文介紹了多速率判定算法，分析了信道誤碼計數度量(SER)、山本度量YQM(Yamamoto QualityMetric)和CRC校驗度量3種判定度量的產生原理和軟件無線電實現方法，同時使用DSP＋FPGA的結構對多速率判定進行了優化實現。

　　關鍵詞：CDMA；多速率判決；SER；山本度量

　　在IS-95，IS-2000系統中，語音的數據傳輸速率主要有4種：9 600 b/s，4 800 b/s，2 400 b/s，1 200 b/s，分別稱其為全速率、1/2速率、1/4速率和1/8速率。當數據以低于全速率的速率編碼時，數據比特要重復發送以“填滿”整個幀。為了節省帶寬，系統并不發送每幀的速率信息，因此接收機無法知道發送數據速率，只能通過提取信道質量信息，判定發送端可能發送的速率。同時，變速率也為隨路信令的傳輸提供了方便，有些信令信息可以插入到降速幀中。

　　接收機進行速率判定主要依據3種度量值，信道誤碼計數(SER)、可靠性信息——YQM(Yamamoto Quality Metric)［1］和CRC校驗。其中SER度量對4種速率有效；YQM度量對較低兩速率有效；而CRC度量對較高兩速率有效。接收機根據8個度量值進行多速率判決算法，從而得到正確的速率信息，最終得到正確的語音數據輸出。圖1為整個多速率判定的示意框圖。

　　本文將對多速率判決進行分析，分析了3種判決度量產生原理，同時引入了一種軟件無線電(DSP＋FPGA)結構來實現度量值產生和多速率判決算法，采用串行實現方法和存儲器分裂法，使得占用資源和處理時延大大減少。

　　

1　度量值計算

　　接收機在對4種假設速率數據進行信道Viterbi譯碼［2］后，將進行多速率判定。此時，需要得到假定速率的正確性度量。在CDMA系統中，他包括3種度量，分別是SER，YQM和CRC度量。

　　(1)SER是信道誤碼計數度量，反映的是Viterbi譯碼器的糾錯能力和信道惡劣程度。他是指對譯碼后的數據再在本地進行卷積編碼，然后以數據幀為單位和接收到的數據做硬判決后的結果比較。如果在信道不是很惡劣的條件下，當假設速率不正確時，SER度量將會很高，也反映了假設速率的真實程度。他對4種速率幀都有效。

　　(2)CRC是幀質量指示度量。CRC編碼是一種使用非常廣泛的循環分組碼。在IS95和IS2000基帶處理中，他只起檢錯和多速率判決作用，而沒有糾錯功能。在多速率判決中，CRC度量只對全速率和1/2速率數據幀起作用。在移動臺調制過程中，全速率和1/2速率的幀質量指示比特的生成多項式如下：

　　通過對循環分組編碼的分析，很容易得到譯碼電路就是一個伴隨式計算電路［3］，也就是一個生成多項式除接收符號的除法電路，使用移位寄存器和反饋電路可以實現。

　　

　　(3)山本度量是低速率幀的幀質量指示度量。1/4，1/8兩種低速幀沒有CRC比特，這時的幀質量指示度量要使用山本度量。Viterbi卷積譯碼是一種最大似然譯碼算法，也就是要在Trellis圖中找到一個序列C，使得在已知接收序列R情況下，發送C的概率最大。這等價于找一個與發送序列距離最小的序列。但是如果在Trellis圖中的次優序列同最優序列之間的距離較小，那么判定譯碼輸出序列為最優序列的可信度較小。山本量度就是用于度量這一可信度的。具體的算法如下：

　　參照圖2，設i－1時刻，所有狀態均為“好”，以Ω表示，“壞”狀態以X表示，路徑度量(距離)以m［］()表示，A為閾值。

　　則選擇路徑bfs，則S0仍標為Ω；若選擇路徑dhf，則S0標為X，因為其路徑中已有不可靠狀態。此過程持續到譯碼結束，若2m個狀態均標為X，則山本度量為“差”，否則為“好”。

　　在設計中，設置了2個山本度量存儲器，一個存放舊的山本度量值，一個存放新的。在譯碼的路徑度量更新時，對每一狀態同時更新山本度量值。對2個度量存儲器的操作采用存儲器分裂法，充分利用了FPGA的速度優勢，提高了并發程度，減少了處理時延。

2　多速率判決

　　在獲得了度量值后，系統將通過8個量度S1(全速率SER)、S2(半速率SER)、S4(1/4速率SER)、S8(1/8速率SER)、Q1(全速率CRC校驗)、Q2(半速率CRC校驗)、Q4(1/4速率山本量度)、Q8(1/8速率山本量度)來判決數據速率。由于較高的2個速率有更準確的CRC校驗，所以沒有必要再用山本量度。速率判定后，處理器發給FPGA中的緩沖器相應信號，輸出相應速率的譯碼數據。

　　圖3是速率判決算法的流程圖。其中符號含義如下：

　　

　　1X表示全速率；2X表示1/2速率；4X表示1/4速率；8X表示1/8速率；1XL表示可能是全速率，但有誤比特；E表示刪除壞幀。T1～T10為判決門限，他們是通過用實際的語音數據經過大量的仿真得到的經驗門限值，必須保證這些門限值是完全適用于CDMA移動通信環境。

　　速率判決算法包括以下幾個準則：

　　(1)SER是最重要的判決變量。

　　(2)Viterbi譯碼的山本量度和CRC校驗可以作為輔助判決變量。

　　(3)著重保證全速率的判決，因為全速率占所有幀的60％，而且全速率幀用于傳輸隨路信令。

　　(4)根據變速率聲碼器編碼選擇速率的規則，數據速率每幀只允許下降一個級別。例如，如果前一幀的速率為全速率，而當前幀根據算法為1/4和1/8，編碼器仍舊選擇速率1/2。

3　優化實現

3．1　DSP＋FPGA實現結構

　　在我們的設計中，多速率判決模塊采用DSP＋FPGA軟件無線電結構。其中速率判定屬于控制部分，放在C54DSP中完成。由于多速率判定算法實現代碼相對簡單，而且對時延要求不是非常嚴格，所以在實現中采用C代碼編寫。而3種度量值的產生實時性要求較高，而且和多路Viterbi譯碼結合緊密，因此使用Altera公司的APEXFPGA實現。FPGA和DSP的數據通過FIFO交互，控制信息通過寄存器交互。

　　在度量值產生中，如果采用全并行處理，即同時并行處理四路假設速率幀，則占用FPGA邏輯資源太大，因此采用串行實現方式。在CDMA2000中，由于要求在一幀20 ms中完成4種速率幀的形成，所以模塊基本時鐘由原先的28．8 kb/s增加至57．6 kb/s。另外，為使共享的山本度量存儲模塊有充分的時間進行內部RAM復位，所以4種速率幀之間加入4個時鐘周期的空閑段。

　　實驗表明，此種結構實時性好，而且由于判決算法在DSP中完成以及串行度量處理，減少了對硬件邏輯單元的占用。

3．2　存儲器分裂法

　　為了提高并發程度，充分利用FPGA的速度優勢，對于山本度量的讀寫控制采用存儲分裂方法，即邏輯RAM和物理RAM分開。這樣可以在4個基本時鐘內完成一次山本度量的更新運算。基本思想就是在一個時鐘能同時取出i和i＋128的度量，進行運算后存入相應的存儲單元，完成山本度量的更新。在物理上，存在2個獨立的存儲器RAM1和RAM2，各自有數據線和地址線，但在邏輯上將其均勻地分為2個子存儲塊，分別作為I時刻和I＋1時刻的存儲單元。依據這個思想，地址產生器產生正確的地址邏輯，處理時延也將大大減少。

4　結語

　　變速率聲碼器技術在移動通信中的應用非常普遍，具有降低功率、增加信道利用率等優點。在信道接收機中需要對數據速率進行檢測判決。本文引入了一種多速率判決技術，他由度量值計算和判決算法兩部分組成。在具體實現中，采用了DSP＋FPGA結構，在時延和資源配置上達到較好的性能。同時，采用了串行實現和存儲器分裂等優化手段，減少了處理時延和資源占用。

　　參考文獻

［1］Omura JK．On the Viterbidecoding algorithm［J］．IEEE Trans ．Information Theory，1969，(15)：117-179．

［2］ViterbiA J．The orthogonal-random Waveformdichotomy for digital mobile personalcommunication［J］．IEEE Personal Communication，1994，1．1(1)：18-24．

［3］Mobile station base station compatibility standardfor dual-mode wideband sPRead spectrum cellularsystem［S］．TIA/EIAInterimStandard TIA/EIA/IS-95．1995．

摘自　現代電子技術

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